تراشههای آیسی مدار مجتمع یکجا خرید EPM240T100C5N آیسی CPLD 192MC 4.7NS 100TQFP
ویژگی های محصول
تایپ کنید | شرح |
دسته بندی | مدارهای مجتمع (IC) تعبیه شده است CPLD (دستگاه های منطقی قابل برنامه ریزی پیچیده) |
Mfr | اینتل |
سلسله | MAX® II |
بسته | سینی |
بسته استاندارد | 90 |
وضعیت محصول | فعال |
نوع قابل برنامه ریزی | در سیستم قابل برنامه ریزی |
زمان تاخیر tpd (1) حداکثر | 4.7 ns |
منبع تغذیه - داخلی | 2.5 ولت، 3.3 ولت |
تعداد عناصر / بلوک های منطقی | 240 |
تعداد ماکروسل ها | 192 |
تعداد ورودی/خروجی | 80 |
دمای عملیاتی | 0°C ~ 85°C (TJ) |
نوع نصب | نصب سطحی |
بسته / مورد | 100-TQFP |
بسته دستگاه تامین کننده | 100-TQFP (14×14) |
شماره محصول پایه | EPM240 |
هزینه یکی از مسائل مهمی است که تراشههای بستهبندی سه بعدی با آن روبهرو هستند، و Foveros اولین باری است که اینتل به لطف فناوری بستهبندی پیشرو خود، آنها را در حجم بالا تولید میکند.با این حال، اینتل میگوید که تراشههای تولید شده در بستههای 3 بعدی Foveros قیمت بسیار قابل رقابتی با طراحیهای تراشه استاندارد دارند – و در برخی موارد حتی ممکن است ارزانتر باشند.
اینتل تراشه Foveros را طوری طراحی کرده است که تا حد امکان کمهزینه باشد و همچنان اهداف عملکردی اعلامشده شرکت را برآورده کند – این ارزانترین تراشه در بسته Meteor Lake است.اینتل هنوز سرعت اتصال داخلی / کاشی پایه Foveros را به اشتراک نگذاشته است، اما گفته است که اجزا می توانند در چند گیگاهرتز در یک پیکربندی غیرفعال اجرا شوند (گزاره ای که نشان می دهد وجود یک نسخه فعال از لایه میانی اینتل در حال توسعه است. ).بنابراین، Foveros طراح را ملزم نمیکند که محدودیتهای پهنای باند یا تأخیر را به خطر بیندازد.
اینتل همچنین انتظار دارد که طراحی از نظر عملکرد و هزینه به خوبی مقیاس شود، به این معنی که می تواند طراحی های تخصصی را برای سایر بخش های بازار یا انواع نسخه های با کارایی بالا ارائه دهد.
هزینه گره های پیشرفته به ازای هر ترانزیستور به طور تصاعدی در حال افزایش است، زیرا فرآیندهای تراشه سیلیکونی به محدودیت های خود نزدیک می شوند.و طراحی ماژولهای IP جدید (مانند رابطهای ورودی/خروجی) برای گرههای کوچکتر، بازگشت سرمایه زیادی را به همراه ندارد.بنابراین، استفاده مجدد از کاشیها/تراشههای غیر بحرانی در گرههای موجود «به اندازه کافی خوب» میتواند در زمان، هزینه و منابع توسعه صرفهجویی کند، نه اینکه فرآیند آزمایش را سادهتر کند.
برای تراشههای تک، اینتل باید عناصر تراشههای مختلف مانند رابطهای حافظه یا PCIe را پشت سر هم آزمایش کند که میتواند فرآیندی زمانبر باشد.در مقابل، سازندگان تراشه همچنین می توانند تراشه های کوچک را به طور همزمان آزمایش کنند تا در زمان صرفه جویی کنند.کاورها همچنین در طراحی تراشهها برای محدودههای خاص TDP دارای مزیت هستند، زیرا طراحان میتوانند تراشههای کوچک مختلف را متناسب با نیازهای طراحی خود سفارشی کنند.
اکثر این نکات آشنا به نظر می رسند، و همه آنها همان عواملی هستند که AMD را در مسیر چیپست در سال 2017 هدایت کردند. AMD اولین شرکتی نبود که از طراحی های مبتنی بر چیپ ست استفاده کرد، اما اولین سازنده بزرگی بود که از این فلسفه طراحی استفاده کرد. تولید انبوه تراشه های مدرن، چیزی که به نظر می رسد اینتل کمی دیر به آن رسیده است.با این حال، فناوری بسته بندی سه بعدی پیشنهادی اینتل بسیار پیچیده تر از طراحی مبتنی بر لایه میانی ارگانیک AMD است که هم مزایا و هم معایب دارد.
این تفاوت در نهایت در تراشههای تمامشده منعکس خواهد شد و اینتل میگوید که انتظار میرود تراشه جدید Meteor Lake در سال 2023 و Arrow Lake و Lunar Lake در سال 2024 عرضه شوند.
اینتل همچنین گفت که انتظار میرود تراشه ابررایانه Ponte Vecchio که بیش از 100 میلیارد ترانزیستور خواهد داشت، در قلب Aurora، سریعترین ابررایانه جهان باشد.