Logic & Flip Flops-SN74LVC74APWR

دمپایی صندل لا انگشتیوچفتدستگاه‌های الکترونیکی دیجیتال رایج با دو حالت پایدار هستند که می‌توان از آنها برای ذخیره اطلاعات استفاده کرد و یک فلیپ فلاپ یا لچ می‌تواند 1 بیت اطلاعات را ذخیره کند.

فلیپ فلاپ (به اختصار FF)، همچنین به عنوان دروازه bistable، همچنین به عنوان یک فلیپ فلاپ bistable شناخته می شود، یک مدار منطقی دیجیتال است که می تواند در دو حالت کار کند.فلیپ فلاپ ها تا زمانی که یک پالس ورودی دریافت کنند در حالت خود باقی می مانند که به عنوان ماشه نیز شناخته می شود.هنگامی که یک پالس ورودی دریافت می شود، خروجی فلیپ فلاپ طبق قوانین حالت را تغییر می دهد و سپس در آن حالت باقی می ماند تا زمانی که یک ماشه دیگر دریافت شود.

لچ، حساس به سطح پالس، تغییر حالت در زیر سطح پالس ساعت، لچ یک واحد ذخیره‌سازی با راه‌اندازی سطح است و عملکرد ذخیره‌سازی داده به مقدار سطح سیگنال ورودی بستگی دارد، فقط زمانی که لچ در حالت را فعال کنید، خروجی با ورودی داده تغییر خواهد کرد.لچ با فلیپ فلاپ متفاوت است، داده ها را قفل نمی کند، سیگنال در خروجی با سیگنال ورودی تغییر می کند، درست مانند سیگنالی که از یک بافر عبور می کند.هنگامی که سیگنال لچ به عنوان یک قفل عمل می کند، داده ها قفل می شوند و سیگنال ورودی کار نمی کند.به لچ، چفت شفاف نیز گفته می شود، به این معنی که خروجی نسبت به ورودی در زمانی که چفت نشده باشد شفاف است.

تفاوت بین لچ و فلیپ فلاپ
لچ و فلیپ فلاپ دستگاه های ذخیره سازی باینری با عملکرد حافظه هستند که یکی از ابزارهای اساسی برای ایجاد مدارهای منطقی زمان بندی مختلف هستند.تفاوت این است: قفل مربوط به تمام سیگنال های ورودی آن است، هنگامی که سیگنال ورودی تغییر می کند تغییر قفل، ترمینال ساعت وجود ندارد.فلیپ فلاپ توسط ساعت کنترل می شود، تنها زمانی که ساعت برای نمونه گیری از ورودی فعلی فعال می شود، خروجی تولید می شود.البته چون هم لچ و هم فلیپ فلاپ هر دو منطق زمان بندی هستند، خروجی نه تنها به ورودی جریان مربوط می شود، بلکه به خروجی قبلی نیز مربوط می شود.

1. چفت با سطح و نه کنترل همزمان راه اندازی می شود.DFF توسط لبه ساعت و کنترل همزمان فعال می شود.

2، چفت به سطح ورودی حساس است و تحت تأثیر تأخیر سیم‌کشی قرار می‌گیرد، بنابراین اطمینان از اینکه خروجی فرز ایجاد نمی‌کند دشوار است.DFF کمتر احتمال دارد که فرز ایجاد کند.

3، اگر از مدارهای گیت برای ساخت لچ و DFF استفاده می کنید، لچ منابع گیت کمتری را نسبت به DFF مصرف می کند که مکان برتری برای لچ نسبت به DFF است.بنابراین، ادغام استفاده از لچ در ASIC بالاتر از DFF است، اما برعکس در FPGA صادق است، زیرا در FPGA واحد لچ استاندارد وجود ندارد، اما واحد DFF وجود دارد و یک LATCH برای تحقق بخشیدن به بیش از یک LE نیاز دارد.لچ تراز می شود که معادل داشتن انتهای فعال است و پس از فعال شدن (در زمان فعال کردن سطح) معادل سیم است که با تغییر خروجی با خروجی تغییر می کند.در حالت غیر فعال نگه داشتن سیگنال اصلی است که می توان آن را مشاهده کرد و تفاوت فلیپ فلاپ را مشاهده کرد، در واقع بسیاری از اوقات لچ جایگزینی برای ff نیست.

4، چفت به تجزیه و تحلیل زمان بندی استاتیک بسیار پیچیده تبدیل می شود.

5، در حال حاضر، چفت فقط در مدارهای بسیار پیشرفته مانند CPU P4 اینتل استفاده می شود.FPGA دارای واحد چفت است، واحد ثبت را می توان به عنوان یک واحد چفت پیکربندی کرد، در کتابچه راهنمای xilinx v2p به عنوان واحد ثبت / چفت پیکربندی می شود، پیوست نمودار ساختار نیمه برش xilinx است.سایر مدل ها و سازندگان FPGA برای بررسی نرفته اند.--شخصا، من فکر می کنم xilinx قادر به مطابقت مستقیم با altera ممکن است مشکل بیشتری داشته باشد، به چند LE انجام شود، با این حال، نه دستگاه xilinx هر برش را می توان به گونه ای پیکربندی کرد، تنها رابط DDR altera دارای یک واحد قفل مخصوص است، به طور کلی فقط مدار پر سرعت در طراحی چفت استفاده خواهد شد.LE altera بدون ساختار چفت، و بررسی sp3 و sp2e، و دیگر برای بررسی، کتابچه راهنمای می گوید که این پیکربندی پشتیبانی می شود.عبارت wangdian در مورد altera درست است، ff altera را نمی توان برای latch پیکربندی کرد، از یک جدول جستجو برای پیاده سازی latch استفاده می کند.

قانون کلی طراحی این است: در اکثر طرح ها از چفت شدن خودداری کنید.آن را به شما اجازه طراحی زمان بندی به پایان رسید، و آن را بسیار پنهان، غیر کهنه سرباز نمی توانید پیدا کنید.قفل بزرگ‌ترین خطر فیلتر نکردن فرزها است.این برای سطح بعدی مدار بسیار خطرناک است.بنابراین، تا زمانی که می توانید از جای فلیپ فلاپ D استفاده کنید، از چفت استفاده نکنید.