مدارهای مجتمع یکپارچه تراشه آی سی تراشه اصلی جدید XC18V04VQG44C نقطه ای FPGA فیلد قابل برنامه ریزی گیت آرایه منطقی

ویژگی های محصول

اسناد و رسانه ها

طبقه بندی محیطی و صادراتی

منابع اضافی

Xilinx Memory – Proms پیکربندی برای FPGA

Xilinx سری XC18V00 از PROM های پیکربندی قابل برنامه ریزی درون سیستمی را معرفی می کند (شکل 1).دستگاه های این خانواده 3.3 ولتی شامل 4 مگابیت، 2 مگابیت، 1 مگابیت و 512 کیلوبیت PROM هستند که روشی آسان و مقرون به صرفه برای برنامه ریزی مجدد و ذخیره سازی بیت استریم های پیکربندی Xilinx FPGA ارائه می کنند.

هنگامی که FPGA در حالت Master Serial است، یک ساعت پیکربندی ایجاد می کند که PROM را هدایت می کند.یک زمان دسترسی کوتاه پس از فعال شدن CE و OE، داده ها روی پین PROM DATA (D0) که به پین ​​FPGA DIN متصل است در دسترس است.داده های جدید در زمان دسترسی کوتاهی پس از هر لبه ساعت افزایش می یابد.FPGA تعداد مناسب پالس ساعت را برای تکمیل پیکربندی تولید می کند.هنگامی که FPGA در حالت Slave Serial است، PROM و FPGA توسط یک ساعت خارجی کلاک می شوند.

هنگامی که FPGA در حالت Master Select MAP است، FPGA یک ساعت پیکربندی ایجاد می کند که PROM را هدایت می کند.هنگامی که FPGA در حالت Slave Parallel یا Slave Select MAP است، یک نوسان ساز خارجی ساعت پیکربندی را ایجاد می کند که PROM و FPGA را هدایت می کند.پس از فعال شدن CE و OE، داده ها روی پین های DATA (D0-D7) PROM در دسترس هستند.داده های جدید در زمان دسترسی کوتاهی پس از هر لبه ساعت افزایش می یابد.داده ها در FPGA در لبه بالارونده زیر CCLK کلاک می شوند.یک اسیلاتور آزاد را می توان در حالت Slave Parallel یا Slave Select MAP استفاده کرد.

چندین دستگاه را می توان با استفاده از خروجی CEO برای هدایت ورودی CE دستگاه زیر آبشاری کرد.ورودی های ساعت و خروجی های داده تمام PROM های این زنجیره به هم متصل هستند.همه دستگاه‌ها سازگار هستند و می‌توانند با سایر اعضای خانواده یا با خانواده PROM سریال قابل برنامه‌ریزی یکبار مصرف XC17V00 آبشاری شوند.