order_bg

محصولات

مدارهای مجتمع یکپارچه تراشه آی سی تراشه اصلی جدید XC18V04VQG44C نقطه ای FPGA فیلد قابل برنامه ریزی گیت آرایه منطقی

توضیح کوتاه:


جزئیات محصول

برچسب های محصول

ویژگی های محصول

تایپ کنید شرح
دسته بندی مدارهای مجتمع (IC)

حافظه

پروم های پیکربندی برای FPGA ها

Mfr AMD Xilinx
سلسله -
بسته سینی
وضعیت محصول منسوخ شده
نوع قابل برنامه ریزی در سیستم قابل برنامه ریزی
اندازه حافظه 4 مگابایت
تامین کننده ولتاژ 3 ولت ~ 3.6 ولت
دمای عملیاتی 0°C ~ 70°C
نوع نصب نصب سطحی
بسته / مورد 44-TQFP
بسته دستگاه تامین کننده 44-VQFP (10×10)
شماره محصول پایه XC18V04

اسناد و رسانه ها

نوع منبع ارتباط دادن
برگه های اطلاعات سری XC18V00
اطلاعات محیطی Xiliinx RoHS Cert

گواهی Xilinx REACH211

منسوخ شدن PCN/EOL چند دستگاه 01/Jun/2015

Mult Device EOL Rev3 9/مه/2016

پایان زندگی 10/JAN/2022

تغییر وضعیت قطعه PCN قطعات مجدداً 25/آوریل/2016 فعال شدند
صفحه داده HTML سری XC18V00

طبقه بندی محیطی و صادراتی

صفت شرح
وضعیت RoHS سازگار با ROHS3
سطح حساسیت به رطوبت (MSL) 3 (168 ساعت)
وضعیت REACH REACH بدون تأثیر
ECCN 3A991B1B1
HTSUS 8542.32.0071

منابع اضافی

صفت شرح
بسته استاندارد 160

Xilinx Memory – Proms پیکربندی برای FPGA

Xilinx سری XC18V00 از PROM های پیکربندی قابل برنامه ریزی درون سیستمی را معرفی می کند (شکل 1).دستگاه های این خانواده 3.3 ولتی شامل 4 مگابیت، 2 مگابیت، 1 مگابیت و 512 کیلوبیت PROM هستند که روشی آسان و مقرون به صرفه برای برنامه ریزی مجدد و ذخیره سازی بیت استریم های پیکربندی Xilinx FPGA ارائه می کنند.

هنگامی که FPGA در حالت Master Serial است، یک ساعت پیکربندی ایجاد می کند که PROM را هدایت می کند.یک زمان دسترسی کوتاه پس از فعال شدن CE و OE، داده ها روی پین PROM DATA (D0) که به پین ​​FPGA DIN متصل است در دسترس است.داده های جدید در زمان دسترسی کوتاهی پس از هر لبه ساعت افزایش می یابد.FPGA تعداد مناسب پالس ساعت را برای تکمیل پیکربندی تولید می کند.هنگامی که FPGA در حالت Slave Serial است، PROM و FPGA توسط یک ساعت خارجی کلاک می شوند.

هنگامی که FPGA در حالت Master Select MAP است، FPGA یک ساعت پیکربندی ایجاد می کند که PROM را هدایت می کند.هنگامی که FPGA در حالت Slave Parallel یا Slave Select MAP است، یک نوسان ساز خارجی ساعت پیکربندی را ایجاد می کند که PROM و FPGA را هدایت می کند.پس از فعال شدن CE و OE، داده ها روی پین های DATA (D0-D7) PROM در دسترس هستند.داده های جدید در زمان دسترسی کوتاهی پس از هر لبه ساعت افزایش می یابد.داده ها در FPGA در لبه بالارونده زیر CCLK کلاک می شوند.یک اسیلاتور آزاد را می توان در حالت Slave Parallel یا Slave Select MAP استفاده کرد.

چندین دستگاه را می توان با استفاده از خروجی CEO برای هدایت ورودی CE دستگاه زیر آبشاری کرد.ورودی های ساعت و خروجی های داده تمام PROM های این زنجیره به هم متصل هستند.همه دستگاه‌ها سازگار هستند و می‌توانند با سایر اعضای خانواده یا با خانواده PROM سریال قابل برنامه‌ریزی یکبار مصرف XC17V00 آبشاری شوند.


  • قبلی:
  • بعد:

  • پیام خود را اینجا بنویسید و برای ما ارسال کنید